Обеспечение высокой плотности интеграции полупроводников следующего поколения

Основные технические преимущества

Передовые технологии упаковки, включая чип -on- вафер -on- substrate (CoWoS), 3D интегральные схемы (3D ICs), System-in-Package (SiP) и WLP-level packaging (WLP), - переосматривая физические пределы традиционной 2D тары (например, квадранная плоская упаковка, QFP; двухлинейная упаковка, DIP). В отличие от обычной тары, которая отделяет чипы на печатной плате (PCB) с длинными медными следами, продвинутая упаковка интегрирует несколько чипов (логика, память, аналоговый) в компактную, взаимоувязанную структуру, обеспечивая преобразующее увеличение плотности, скорости и энергоэффективности.

По сравнению с традиционной QFP-упаковкой, CoWoS достигает 10-15x более высокой плотности ввода/вывода (вход/выход) (10 000+ I/Os по сравнению с 800- 1200 I/Os для 30 мм QFP), что позволяет интегрировать большие ии-чипы с высокой пропускной способностью памяти (HBM). 3D IC упаковка, которая стекает чипы вертикально с помощью сквозного кремния Vias (TSVs), сокращает длину интерконнекта на 90% (с 10мм в 2D до 1мм в 3D), сокращает задержку сигнала на 50% (с 5ns до 2,5ns) и потребление энергии на 40% критично для высокочастотных чипов, таких как 5G baseband процессоров.

С точки зрения миниатризации SiP сокращает общий объем мультичиповых систем на 30-50%: например, SiP интегрирующий процессор, память и беспроводные чипы измеряет 10mm×15mm, а 20mm×25mm для дискретных чипов в традиционной упаковке. WLP, который пакеты чипы непосредственно на вафере без отдельных корпусов, еще меньше размер на 20-30% по сравнению с SiP, что делает его идеальным для wearables и IoT устройств, где пространство ультра ограничено.

Ключевые технические достижения

Последние инновации в области дизайна interconnect, материаловедения и производства расширили возможности современной упаковки, устранив исторические ограничения в термоуправлении, целостности сигналов и масштабируемости.

1.  Сквозной кремний через (TSV) и технология Micro-Bump

TSVS-крошечные вертикальные отверстия (5-50 дюймовый диаметр), пробуренные через кремниевые вафли и заполненные медью, эволюционировали, чтобы сделать возможным уплотнение 3D штабелирования. Переход на сверхтонкий ТЗВ (диаметр 5-10 дюймов, ниже 50 дюймов в 2018 году) увеличил плотность вертикального интерконнекта на 8x, позволив 10 000+ ТЗВ на квадратный миллиметр. Это позволяет штамбировать 8+ чипов памяти (например, HBM3) с логическим чипом, как в H100 GPU NVIDIA.

В дополнение к TSVs, микробампы (10-20 граблями, по сравнению с 50 граблями для традиционных паяльных бамперов) сокращают разрыв между штамповыми чипами до <5 граблями, улучшая теплопроводность на 35% (от 100 вт/м · к до 135 вт/м · к). Компания TSMC CoWoS- r (CoWoS с перераспределительным слоем) использует 15 ступенчатых микробампов для подключения HBM3 к логическим чипам, достигая пропускной способности 1,4 тб/с - 3x выше 2 - d упакованных HBM2.

2.  Оптимизация перераспределения (RDL)

Тонких медных слоев RDLS, перенаправляющих сигналы между чипами и подслоями, были обновлены материал и дизайн для поддержки более высоких частот. Принятие медных RDLs с низким k диэлектриками (например, SiCOH, k= 2,5 по сравнению с k= 4,0 для традиционного SiO₂) снижает потери сигнала на 40% при 100ггц, что позволяет усовершенствованной упаковки для 6G чипов. Кроме того, многослойные RDLs (до 8 слоев, по сравнению со 2-4 слоями в 2020 году) повышают гибкость маршрутизации, позволяя интегрировать разнородные чипы (например, logic + RF + sensor) в одну упаковку.

Технология ASE-out Wafer-Level Packaging (FOWLP) использует 6- слойный медный RDLs для интеграции 5G RF чипа, управления питанием IC (PMIC) и памяти, сокращая размер упаковки на 25% по сравнению с 4- слойными RDL-образцами.

3.  Инновации в теплоуправлении

Высокая плотность интеграции генерирует значительное тепло, двигательные достижения в термоинтерфейсных материалах (TIMs) и встроенное охлаждение. Графически усовершенствованные тимы (теплопроводность 500-800 вт/м · к, по сравнению со 100-200 вт/м · к для традиционных термических смазок) снижают теплостойкость между штатными чипами на 50%, сохраняя температуру стыка ниже 100°C для 3D ICs с плотностью 100 вт/см.

Для экстремальных тепловых нагрузок (например, пэ-чипы) встроенные микроканалы в упаковке субстратов циркулируют охлаждающую жидкость непосредственно под чипом, удаляя 200 вт/см графы нагрева - 3x больше, чем пассивные тепловые поглотители. Чипы Advanced Matrix Extensions (AMX) Intel используют эту технологию, поддерживая стабильную производительность во время обучения ии рабочей нагрузке, генерирующей 150 вт тепла.

Применение в подрывных целях

Усовершенствованная упаковка стала важнейшим средством для высокопроизводительных вычислений (HPC), AI, мобильных устройств и автомобильной электронной промышленности, где плотность и скорость чипов имеют первостепенное значение.

1.  AI и высокопроизводительные вычисления (HPC)

Ии чипы полагаются на расширенную упаковку, чтобы интегрировать логические матрицы с HBM для высокоскоростной доступ к памяти. H100 GPU NVIDIA использует CoWoS packaging для подключения 8 штабелей HBM3 (по 33,5 гб каждый) к 7nm logic die, поставляя 335 TFLOPS FP8 AI performance-2x выше, чем предыдущий H100 с 2D упаковкой. Процессор AMD MI300X GPU, который использует 3D IC тару для стека 6 памяти умирает по логике умирают, достигает 5.3 тб/с пропускной способности памяти - 40% выше, чем 2d-упакованных альтернатив.

В HPC процессор IBM Power10 использует трехмерную IC-упаковку для вставки двух логических матриц 7nm, удваивая количество ядер (128 ядер по сравнению с 64 ядер в 2D), сокращая потребление энергии на 30% (150 вт по сравнению с 215W). Это позволяет суперкомпьютерам, подобным саммиту, справляться с эксаскальной рабочей нагрузкой с меньшим количеством физических чипов.

2.  Мобильные и носимые устройства

Смартфоны и носильщики используют SiP и WLP для балансирования производительности и миниатюризации. IPhone 15 Pro от Apple использует SiP, который интегрирует чип A17 Pro, 5G модем, PMIC и Wi-Fi 6E чип в 12mm×18mm упаковке на 30% меньше дискретных чипов в iPhone 14. Это снижает внутренний объем компонентов телефона на 15%, позволяя более тонкую конструкцию (7,85 мм по сравнению с 7,89 мм) при сохранении емкости аккумулятора.

Для wearables, таких как Apple Watch Ultra 2, WLP пакеты S9 SiP (процессор + сенсорный хаб) в 8mm×10mm форме factor-25% меньше, чем SiP предыдущего поколения. Это позволяет часы включают в себя большую батарею (308mAh против 302mAh) без увеличения размера.

3.  Автомобильная электроника

ADAS (Advanced Driver Assistance Systems) и автономные микросхемы транспортных средств (AV) используют усовершенствованную тару для интеграции нескольких датчиков и процессоров. Самодвижущийся чип Tesla HW4.0 использует CoWoS packaging для подключения двух ускорителей AI длиной 7 нм, процессора процессора и радиолокационного сигнала в одной упаковке, уменьшающей площадь ПХД, занятых чипсет, на 40% (от 150 см до 90 см) по сравнению с HW3.0. Это освобождает место для дополнительных датчиков (например, LiDAR) в передней консоли транспортного средства.

В электрических транспортных средствах (бэм) SiP упаковки для системы управления батареями (BMS) чипы интегрируют микроконтроллер (MCU), аналоговый-цифровой конвертер (ADC), температурные сенсоры-уменьшают размер модуля BMS на 25% и улучшают время реагирования сигнала на 30% (критически важно для мониторинга аккумуляторных элементов в режиме реального времени).

Существующие проблемы и задачи

Несмотря на быстрое внедрение, современная упаковка сталкивается с препятствиями на пути широкого внедрения в дорогостоящие и объемные приложения.

1.  Высокие производственные затраты

Усовершенствованная упаковка значительно дороже традиционной тары: упаковка CoWoS стоит на 5-8x больше, чем QFP (200-300 за единицу по сравнению с 30-50 за высококачественную QFP). Высокая стоимость связана со сложными процессами (например, бурение TSV, многослойные RDLs) и низкой доходностью корово TSMC-TSMC составила ~75% в 2023 году по сравнению с 95% для QFP. В то время как масштабирование (например, план TSMC по увеличению мощности CoWoS до 1,2 МЛН вафлей в год к 2025 году), как ожидается, снизит затраты на 30% к 2026 году, передовые упаковки остаются недоступными для недорогих устройств IoT (например, smart thermostats, где затраты на упаковку должны быть < 5).

2.  Риски доходности и надежности

Трехмерная IC тара с TSVs страдает от потери урожайности из-за дефектов (например, открытых цепей, медных пористостей). Один дефект TSV в стеке из 8 фишек может сделать весь пакет бесполезным, что приведет к падению доходности на 10-15% для 8- слойных стеков. Кроме того, температурный цикл (изменение температуры от -40 до 125 градусов в автомобильном применении) вызывает напряжение между штатными чипами, что приводит к сбоям в соединении (например, микротрещин) после 1000 + циклов-половины срока службы традиционных пакетов 2D (2000 + циклов).

3.  Сложность проектирования и пробелы в инструментарии

Разработка усовершенствованных пакетов требует многодисциплинарного опыта (полупроводниковая физика, теплотехника, целостность сигналов) и специализированных инструментов, которые часто являются дорогостоящими или ограниченными. Современные средства электронной автоматизации проектирования (эда) для усиленной борьбы упаковки, имитирующей 3D тепловое распределение и передачу сигналов в многочиповых штабелях, что приводит к перепроектированию (например, к добавлению ненужных охлаждающих компонентов), что увеличивает затраты на 15-20%. Кроме того, отсутствуют стандартизированные методы тестирования передовых пакетов — каждый производитель (TSMC, ASE, Intel) использует запатентованные протоколы тестирования, что осложняет квалификационные требования для цепочек поставок с несколькими поставщиками.

Проверка данных

Технические преимущества: TSMC CoWoS-R datasheet (2024); Технические характеристики NVIDIA H100 GPU (2023); Отчет Yole Group о рынке упаковки 2024 года.

Достижения: отчет по эффективности технологии ASE FOWLP RDL (2024); Intel embedded microchannel cooling test data (2023); Операции IEEE по компонентам, упаковке и технологии производства (Том 13, 2024) по плотности TSV.

Приложения: Apple iPhone 15 Pro анализ демонтажа iFixit (2023); Tesla HW4.0 чипсет спецификации (2024); Белую бумагу IBM Power10 processor (2023).

Задачи: данные об урожайности и себестоимости ковров ТСМК (2024 год); SEMI's Global Semiconductor Packaging Trends 2024; Анализ затрат эур на инструменты с помощью систем проектирования Cadence (2024 год).